Design of on-chip test evaluation and diagnosis solution
- Reference number
- SM07-0013
- Start and end dates
- 081015-101231
- Amount granted
- 920 000 SEK
- Administrative organization
- Linköping University
- Research area
- Information, Communication and Systems Technology
Summary
All ICs are tested as manufacturing is not perfect. A problem is the growing test data volumes, because nanometer technologies exhibit different defects and require more test patterns, and chip sizes are growing. And, due to the growth of high speed I/Opins, the number of regular digital I/Os left to multiplex scan chains on is reducing. Hence, the length per scan chain and hence test length is increasing. Major test cost reductions can be achieved by multi-site testing; however, the cost of ATE channels is a multiple of the number of IC pins. To address the problems, NXP Semiconductors propose to turn scan-outputs into scan-inputs, and do on-chip comparison of expected and actual test responses. Poehl et al. [1] and we [2] have proposed such schemes. Given the work by Poehl et al. [1], ourselves [2], and the NXP ideas, we want to: Define how test data should be stored in the ATE and handled to allow test data modifications, Develop an on-chip test evaluation that allows pass/fail testing and handles unknowns in the test responses, Develop a diagnostic solution; hence find out how produced test responses are stored on-chip. [1] F. Poehl et al, ”On-chip evaluation, compensation and storage of scan diagnosis data”, IET Computers and Digital Techniques, Vol. 1, Issue 3, May 2007, pages 207-212. [2] E. Larsson and J. Persson, An Architecture for Combined Test Data Compression and Abort-on-Fail Test, ASP-DAC, Yokohama, Japan, January, 2007, pages 726-731.
Popular science description
Alla integrerade kretsar (IC) testas eftersom IC tillverkning inte är felfri. Ett problem är den ständigt växande testdatavolymen, eftersom nanoteknologier framkallar andra fel och mer test krävs, och IC kretsar blir allt större. Och, på grund av fler höghastighets I/O pinnar, så minskar antalet I/Os som kan multiplexa scan-kedjor. Därför, ökar såväl scan-kedjors längd som testtid. Testkostnaden kan minska med hjälp av multi-site test, emellertid så kräver multi-site fler test IC pins, vilket ökar kostnaden för test. För att angripa dessa problem så föreslår NXP Semiconductors att man ska använda sig av enbart scan-in istället för scan-in och scan-out, och göra testvärderingen på chipet. Det finns enbart begränsat arbete gjort i det här området. Vi har tagit fram en lösning. Givet det begränsade arbete som gjorts, det arbete vi gjort och de förslag NXP Semiconductors har, önskar vi: Definiera hur test data ska lagras och hanteras i testaren för att tillåta enkel modifikation av test data, Ta fram test evaluering på chip vilken möjliggör pass/fail test och hantering av så kallade unknowns Ta fram en lösning för diagnostik, d v s bestämma hur test respons ska lagras på chip.