Utveckling av on-chip test evaluering och diagnostik lösning
- Diarienummer
- SM07-0013
- Start- och slutdatum
- 081015-101231
- Beviljat belopp
- 920 000 kr
- Förvaltande organisation
- Linköping University
- Forskningsområde
- Informations-, kommunikations- och systemteknik
Summary
Alla IC testas eftersom IC tillverkning inte är felfri. Ett problem är den ständigt växande testdata volymen, eftersom nanoteknologier framkallar andra fel och mer test krävs, och IC kretsar blir allt större. Och, på grund av fler höghastighets I/O pinnar, så minskar antalet I/Os som kan multiplexa scan-kedjor. Därför, ökar såväl scan-kedjors längd som testtid. Testkostnaden kan minska med hjälp av multi-site test, emellertid så kräver multi-site fler test IC pins. För att angripa dessa problem så föreslår NXP Semiconductors att man ska använda sig av enbart scan-in istället för scan-in och scan-out, och göra testvärderingen på chipet. Pohl et al. [1] och vi [2] har föreslagit lösningar. Givet arbeten från Pohl et al. [1] och oss själva [2] tillsammans med NXP Semiconductors tankar, önskar vi: Definiera hur test data ska lagras och hanteras i ATEn för att tillåta enkel modifikation av test data, Ta fram test evaluering på chip vilken möjliggör pass/fail test och hantering av så kallade unknowns Ta fram en lösning för diagnostik, dvs bestämma hur test respons ska lagras på chip. [1] F. Poehl et al, ”On-chip evaluation, compensation and storage of scan diagnosis data”, IET Computers and Digital Techniques, Vol. 1, Issue 3, May 2007, pages 207-212. [2] E. Larsson and J. Persson, An Architecture for Combined Test Data Compression and Abort-on-Fail Test, ASP-DAC, Yokohama, Japan, January, 2007, pages 726-731.
Populärvetenskaplig beskrivning
Alla integrerade kretsar (IC) testas eftersom IC tillverkning inte är felfri. Ett problem är den ständigt växande testdatavolymen, eftersom nanoteknologier framkallar andra fel och mer test krävs, och IC kretsar blir allt större. Och, på grund av fler höghastighets I/O pinnar, så minskar antalet I/Os som kan multiplexa scan-kedjor. Därför, ökar såväl scan-kedjors längd som testtid. Testkostnaden kan minska med hjälp av multi-site test, emellertid så kräver multi-site fler test IC pins, vilket ökar kostnaden för test. För att angripa dessa problem så föreslår NXP Semiconductors att man ska använda sig av enbart scan-in istället för scan-in och scan-out, och göra testvärderingen på chipet. Det finns enbart begränsat arbete gjort i det här området. Vi har tagit fram en lösning. Givet det begränsade arbete som gjorts, det arbete vi gjort och de förslag NXP Semiconductors har, önskar vi: Definiera hur test data ska lagras och hanteras i testaren för att tillåta enkel modifikation av test data, Ta fram test evaluering på chip vilken möjliggör pass/fail test och hantering av så kallade unknowns Ta fram en lösning för diagnostik, d v s bestämma hur test respons ska lagras på chip.